据中国激光杂志网，于2023年08月15日报道，相较于传统的硅材料，宽禁带半导体材料更适合制作高压、高频、高功率半导体器件，是后摩尔时代材料创新的关键角色。单晶金刚石拥有大禁带宽度、高热导率、高迁移率等优异特性，更是下一代大功率、高频电子器件的理想半导体材料。然而由于可获得单晶金刚石的尺寸较小，且价格昂贵，极大地阻碍了金刚石的发展。历经长时间的探索，异质外延生长技术成为了获得高质量、大面积单晶金刚石的有效手段。
《人工晶体学报》2023年第6期“半导体薄膜与外延技术”专题（下辑）发表了来自西安交通大学王宏兴教授团队的综述论文《异质外延单晶金刚石及其相关电子器件的研究进展》（第一作者：陈根强；通信作者：王宏兴），论文从金刚石异质外延的衬底选择、生长机理以及质量改善等方面对近些年来异质外延单晶金刚石的发展进行了详细介绍。进一步地，对基于异质外延单晶金刚石的场效应晶体管和二极管的研究进行了总结，说明了异质外延单晶金刚石在电子器件领域的巨大应用潜力。最后总结了异质外延单晶金刚石仍需面对的挑战，展望了其在未来的应用与发展前景。
章节结构
0 引言
1 异质外延单晶金刚石
1.1 用于单晶金刚石异质外延生长的衬底选择
1.2 金刚石形核及快速生长
1.3 异质外延单晶金刚石晶体质量的改善
1.3.1 横向外延降低位错密度
1) BEN图形化衬底技术
2) 金刚石微米针技术
1.3.2 离轴生长和金属辅助终端技术
2 基于异质外延单晶金刚石衬底的功率电子器件
2.1 场效应晶体管
2.2 二极管
2.2.1 金刚石p-i-n二极管
2.2.2 肖特基势垒二极管
3 结语与展望
单晶金刚石的禁带宽度为5.47 eV，空穴迁移率为3800 cm2·V-1·s-1，电子迁移率为4500 cm2·V-1·s-1，与GaN、SiC、Ga2O3等半导体材料相比，具有更大的禁带宽度、更高的载流子迁移率和热导率，以及大的Baliga、Johnson和Keyes品质因子(figure of merit)，非常适合制备大功率、高频电子器件。
微波等离子体化学气相沉积（MPCVD）是高质量单晶金刚石制备的主流方法。根据衬底选择可将其分为同质外延和异质外延两种。同质外延以单晶金刚石为衬底，通过三维生长技术[6]、马赛克拼接技术[7]来获得大面积单晶。目前利用马赛克拼接技术可获得尺寸为40 mm×60 mm的单晶金刚石衬底。异质外延的外延材料与衬底材料不同，金刚石单晶异质外延技术历经多年发展，从起初的外延金刚石晶粒[10]，到完整的异质外延单晶金刚石薄膜[11]，如今已能外延生长近4英寸的单晶金刚石衬底(见图1)[12]，晶体质量也在不断提升。
异质外延衬底的选择须满足以下条件：1)晶体质量高；2)可以做到相当大的尺寸；3)成本低；4)高熔点；5)与金刚石晶格失配小；6)热膨胀系数小；7)性质稳定。研究发现Ir是金刚石异质外延的最佳异质衬底。然而，Ir金属极其稀有，且极为昂贵，为降低成本，常采用先在低成本、高熔点的单晶衬底上进行Ir薄膜的外延，然后再进行单晶金刚石的外延。所采用的复合衬底主要有Ir/MgO、Ir/SrTiO3、Ir/Al2O3、Ir/Pd/Al2O3。其中，MgO和SrTiO3与金刚石的热膨胀系数差异大，所以当达到适宜金刚石外延的温度时(图2中虚线所示)，沉积在氧化物衬底上的金刚石薄膜内的高应力会导致金刚石容易碎裂或是从衬底上脱落。Al2O3和Si衬底则具有成本低、可获得大面积衬底、晶体质量高等优势，而且与金刚石热失配相对较小，因而成为了异质外延单晶金刚石的主流衬底。
异质外延时，获得高质量单晶需要较高的形核密度。偏压增强形核（BEN）是一种获得较高形核密度的有效方法。其作用原理在于：1)给衬底加上负偏压增大等离子体球和衬底的接触面积，利于大面积形核；2)离子在电场作用下不断加速获得能量，从而提高形核密度和均匀性。如图3所示，在BEN过程刚开始时，Ir表面首先生成一层非晶碳层（见图3(a)），在电场加速的作用下，被微波激发的碳离子源源不断地被注入到Ir的亚表面直至饱和，而当碳的浓度继续升高时，Ir亚表面的C原子就会析出形成初级金刚石核。初级金刚石核形成之后，通过C原子之间的相互作用力规范其周围的C原子，形成排列规则的金刚石核（见图3(c)）。而在偏压关掉后，以及金刚石快速生长过程开始的5~10 s内，Ir表面的非晶碳便会在富氢的环境下被刻蚀掉。
由于Ir和金刚石之间存在着较大的晶格失配(-7.1%)，所以在金刚石异质外延生长过程中，Ir与金刚石界面会产生很多位错，如何降低金刚石位错密度是高质量异质外延单晶金刚石的一大挑战。横向外延(ELO)是一种有效降低晶体位错密度的方法。在金刚石横向生长过程中，位错被阻断，因为位错贯通方向和横向生长方向相垂直，位错无法在掩膜区向上延伸，从而提高了异质外延单晶金刚石的晶体质量。
Aida等在2016年提出了一种利用图形化与金刚石微米针来获得异质外延单晶金刚石自支撑衬底的方法[46]。实验过程如图4(a)所示，先在BEN过程后的衬底上生长一层50 μm的金刚石薄膜，然后在衬底上通过光刻、镀膜形成带有小孔的Ni薄膜，将此衬底在H2氛围中进行高温退火。借助Ni在高温、还原性气氛下对金刚石的刻蚀作用形成了金刚石微米针结构（见图4(b)）。100 h快速生长后，金刚石自动与衬底剥离得到自支撑金刚石衬底（见图4(c)）。实验成功制备了尺寸为10 mm×10 mm×1 mm的单晶金刚石衬底，其拉曼半峰全宽为3.7 cm-1，晶体质量较好。
该方法有以下优点：1)利用ELO提高了金刚石晶体质量；2)金刚石微米针可以有效缓解金刚石和氧化物由于晶格失配所产生的应力，解决了快速生长过程中因衬底翘曲而散热不佳的问题；3)可以实现金刚石与衬底的自动剥离。此方法或可在所得金刚石衬底上进行多次迭代，不断提高金刚石晶体质量。
2020年，Kasu等采用蓝宝石作为衬底，并结合了金刚石微米针技术，得到了1英寸的自支撑高质量异质外延单晶金刚石（见图5），其位错密度为1.4×107 cm-2[25]，(004)面衍射峰的半峰全宽为113. 4 arcsec，(311)面衍射峰的半峰全宽为234.0 arcsec。
2022年，Kasu团队在表面偏<001>方向7°的α-Al2O3衬底上进行金刚石的异质外延生长，其衬底结构如图6(a)所示。实验发现，金刚石在快速生长过程中呈台阶生长模式，其晶体内部的张应力被释放，改善了结晶质量，成功地制备了尺寸2英寸的单晶金刚石衬底（见图6(b)）。图6(c)展示了其(004)面的XRD摇摆曲线半峰全宽全谱图，(004)和(311)面的XRD摇摆曲线的半峰全宽的最小值分别为98.35和175.3 arcsec，为目前所报道的最优值[50]。
Yoshitake等在金刚石的外延生长过程中发现，先通过热丝化学气相沉积(HFCVD)生长一层缓冲层，然后再利用MPCVD进行金刚石外延可以有效地将金刚石的位错密度降低两个数量级[51]。HFCVD生长的金刚石层中含有大量钨原子(浓度为1019 cm-3),而钨可以有效地抑制从衬底衍生而来的位错，此技术称为金属辅助终端(MAT)。如图7所示，加入含有金属W的缓冲层后，金刚石表面刻蚀坑数量明显减少，位错密度大幅降低。
2 基于异质外延单晶金刚石衬底的功率电子器件
金刚石的n型掺杂技术面临着施主激活能高的问题，其技术还在探索中。目前的金刚石基MOSFET主要是利用氢终端作为导电沟道来制备。氢终端金刚石暴露在空气、二氧化氮、臭氧，或是和一些过渡属氧化物如V2O5、MoO3等接触时，表面电子将会转移到表面吸附物中，从而引起表面能带上弯，进而在表面形成一层二维空穴气(2DHG)。该2DHG的空穴浓度达1012~1014 cm-2，迁移率为50~200 cm2/(V·s)，其导电机理如图8所示。本文所介绍的 MOSFET皆是在(001)方向的异质外延单晶金刚石衬底上所制备的。
2021年，Kasu等制备了以Al2O3为介质层的MOSFET，并在器件表面再沉积一层100 nm厚的Al2O3来进行钝化。器件结构如图9所示。其最大源漏电流为-288 mA/mm。实验证明，100 nm Al2O3钝化层有效地抑制了器件的漏电，关态下实现了-2608 V的击穿电压，击穿电场为2 MV·cm-1，这与目前SiC、GaN基MOSFET相当。
2022年，Kasu等利用化学机械抛光(CMP)技术对异质外延单晶金刚石衬底进行抛光来提高表面平整度和降低缺陷。经过200 h的CMP处理后，金刚石表面粗糙度为0.04 nm，氢终端表面方块电阻大小为3.55 kΩ/sq，结果如图10(a)所示。实验中制备了以Al2O3为介质层的MOSFET，该器件最大漏极电流密度可达-0.68 A/mm(见图10(b))，最大有效迁移率为205 cm2/(V·s)(见图10(c))，比导通电阻为7.54 mΩ·cm2。器件在关态下的击穿电压达到-2568 V，击穿电场达2.3 MV/cm，该值接近GaN和SiC的理论临界电场。该器件的BFOM为874.6 MW·cm-2，是目前见诸报道的最高值，证明了金刚石在电力电子器件领域的强大潜力。
同年，该研究团队制备了“调制掺杂”金刚石MOSFET。如图11所示，通过在8 nm的Al2O3栅极介质层上方进行二氧化氮掺杂，将NO2和氢终端沟道进行分离，提高了空穴的迁移率。其器件的最大有效迁移率为496 cm2/(V·s)，击穿电压达到-3326 V，最大漏极电流密度为-0.42 A/mm，BFOM为820.6 MW/cm2，该研究证明了异质外延单晶金刚石有望运用于射频功率器件。2022年，该研究团队在(004)面XRD半峰全宽为98.34 arcsec的高质量异质外延金刚石衬底上制备了金刚石MOSFET，其击穿电压高达-3659 V，是目前见诸报道的金刚石MOSFET最高值。
2014年，Takeuchi团队在2 mm×2 mm×0.1 mm的(001)异质外延金刚石衬底上制备了金刚石准垂直p-i-n二极管。如图12所示，p-i-n二极管的电流-电压特性表现出良好的整流特性。增大正向电流导致缺陷发光的积分强度呈亚线性增加，而自由激子发光的积分强度呈超线性增加。这一显著的趋势与在传统的HTHP合成金刚石衬底上用同质外延生长薄膜制备的p-i-n二极管所观察到的趋势相同。预示着异质外延单晶金刚石衬底在未来金刚石基电子器件中的潜力。
由于金刚石的n型掺杂技术尚未成熟，所以目前的金刚石基肖特基二极管主要通过p型金刚石和金属形成肖特基结实现。从结构上可分为垂直型、准垂直型和横向型，其结构如图13所示。然而，由于异质外延金刚石衬底中硼含量较少，所以目前大部分基于异质外延金刚石衬底的肖特基二极管主要为横向和准垂直型结构。
2021年，Sittimart等通过插入含有金属钨的缓冲层以抑制缺陷。在边长为5 mm的异质外延晶体上制备了准垂直肖特基势垒二极管。插入缓冲层后，面内均匀性得到改善，所有肖特基二极管均表现出优异的整流效果，漏电流得到抑制，如图14所示。在±8 V电压下，整流比超过8个数量级。该器件击穿电压为375 V，平均击穿场强为1.7 MV·cm-1。异质外延衬底是大面积低成本金刚石电子学的一个有前途的替代方案。
图15对比了近年来所报道的金刚石肖特基二极管的电学性能。横坐标为击穿电压，纵坐标为比导通电阻。从图中可以看出，基于异质外延单晶金刚石衬底的肖特基二极管的性能总体上不如同质外延金刚石衬底，这主要是因为目前的异质外延单晶金刚石衬底的晶体质量难以达到同质外延的水平。进一步提升异质外延单晶金刚石晶体质量是提升器件性能的关键。
结语与展望
金刚石异质外延已发展30年有余，而基于Ir衬底的大面积、高质量异质外延单晶金刚石已取得较大进展。异质外延单晶金刚石衬底最大尺寸已近4英寸，晶体质量在不断攀升，基于异质外延单晶金刚石的电子器件也展现出了非常优异的性能。这些喜人的成果证明了金刚石在电子领域内的巨大潜力，加快了金刚石走向实际应用的步伐，也坚定了金刚石领域研究人员的信心。然而，关于单晶金刚石异质外延的如下问题还有待解决：
1)金刚石与Ir的晶格失配。即便目前Ir是进行单晶金刚石外延的最有效材料，但其与金刚石的晶格失配率高达-7.1%，导致金刚石与Ir界面会产生较多的位错。虽然经过了不断地探索,但目前异质外延单晶金刚石的位错密度相比同质外延依然很高，如何进一步提升异质外延单晶金刚石晶体质量是加快其应用的关键一步。
2)异质外延单晶金刚石的掺杂技术。通过掺杂来实现电导调制是半导体走向应用的必经之路。同质外延单晶金刚石的掺杂技术已发展多年，并取得了一定的突破，但基于异质外延金刚石的掺杂的报道却很少。
3)虽然金刚石功率器件展现出了十分优异的性能，但却没有完全发挥出其材料的优越性，还需进一步优化器件结构和提高晶体质量以提升电子器件性能。
